Design-For-Testability and Boundary-Scan (JTAG) Technologies
קורס מספר 369 – 40 שעות 
אודות הקורס:
מאז פרסום תקן ה-Boundary Scan (JTAG) 1149.1 IEEE ב- 1990, אימצה תעשיית יצרני האלקטרוניקה בהתמדה את טכנולוגיית ה-JTAG. השימוש הגובר במארזי BGA ובמארזים קשים-לגישה אחרים, האיץ את אימוץ טכנולוגיית ה-JTAG. יישומי צריבות תוך-מעגל (On-Board Programming) עם טכנולוגיית JTAG זוכים להתעניינות גוברת בימים אלה. תהליכי צריבות תוך-מעגל מתייחסים בדרך כלל לצריבה (הן כתיבה והן קריאה) של רכיבי זיכרון Flash, הרכיבי CPLD, FPGA ו-E2PROM דרך רכיבי JTAG חיצוניים של אותו כרטיס. טכנולוגיה זו היא לכל הדעות המגמה השלטת בימים אלה.
גישה פיסית עם מבחן למעגל מודפס רב-שכבות המאוכלס בצפיפות במסגרת בדיקת ייצור מהווה אתגר מתמשך. תקן האות-המעורב שפורסם ב-1999 מכונה תקן 1149.4IEEE והוא מיועד בעיקר לבדיקת הייצור של כרטיסים אנלוגיים ומעורבים.
היום ישנם מגוון תקני JTAG בשימוש, שמכסים גם מגוון כרטיסים דיגיטלים וגם אנאלוגים: 1149.4, 1149.6, 1532, 1500 ו- P1687.
בדיקתיות (Testability) היא היכולת לייצר, להעריך ולבצע בדיקות במטרה לשפר את האיכות ולהקטין את משך הזמן עד לרווחיות. הבדיקתיות מכמתת את מידת הכוננות של תכנון למציאת פגמי ייצור או תקלות בשטח. מערכת הניתנת לבדיקה, פירושה כיסוי תקלות וגילוי תקלות טובים יותר, זמן בדיקה קצר יותר, איכות מוצר גבוהה יותר, זמן-הגעה-לשוק קצר יותר ועלויות מחזור חיים נמוכות יותר. טכנולוגיית ה- JTAG היא הדרך העיקרית למימוש בדיקתיות במעגלי אלקטרוניקה.
תכני הקורס:
-
מבוא לפיתוח בדיקתיות
-
תקלות ומודלים של תקלות
-
סקירת ציוד אוטומטי לביצוע בדיקות סטרוקטוראליות (ATE)
-
ארכיטקטורת Boundary-Scan
-
אפליקציות בדיקה ה- Boundary-Scanברמת כרטיס
-
טכנולוגיית Boundary-Scan אנלוגית ואות מעורב
-
שיטות בדיקתיות Boundary-Scan ברמת כרטיס |
עקבו אחרינו
